Download e-book for iPad: Abstrakte Modellierung digitaler Schaltungen: VHDL vom by Klaus ten Hagen

By Klaus ten Hagen

ISBN-10: 3642796893

ISBN-13: 9783642796890

ISBN-10: 3642796907

ISBN-13: 9783642796906

Kommentare von erfahrenen Hardwareentwicklern: "Ich kenne kein Buch, daß die Modellierung von so grundlegend behandelt. Alle mir bekannten Bücher beschreiben die Sprache VHDL und bringen viele Beispiele, gehen aber nicht darauf ein, wie guy entwickelt, was once beim Umgang mit VHDL und Synthese alles passieren kann und welche Gedanken guy sich machen sollte, bevor guy beginnt, den Code zu hacken. Endlich einmal alles in einem Buch!"
"Das Buch gibt dem unerfahrenen dressmaker den richtigen Einstieg und dem erfahrenen den richtigen Umstieg. Es ist unglaublich, wie oft die Frage 'Was ist summary Modeling` gestellt wird. Hier ist die Antwort - theoretisch aufgearbeitet und mit praktischen Beispielen untermauert."

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Die Bereitstellung von Simulationsmodellen flir einen bestimmten Simulator und flir alle relevanten Fabrikationstechnologien ist ein erheblicher Kostenfaktor fiir einen Halbleiterhersteller [125]. Daher ist das Interesse an einer standardisierten Beschreibungssprache auch bei den Halbleiterherstellern groB. Design mit Trial & Error? Die Komplexitat der Schaltungen, die mit einem FPGA I realisiert werden konnen, wird immer groBer. B. die FPGAs der Serien TPCJOI12 von TI 2000-8000 Gatteraquivalente, wobei ein Gatteraquivalent einem NAND mit zwei Eingangen entspricht.

Fertigungstechnologien 11 Die Zeitspanne bis sich ein Eingangswert an einem Ausgang auswirkt wird als Latenz bezeichnet. Abstrakte Modellierung digitaler Schaltungen Klaus ten Hagen Springer. 3. ENTWURF 13 - Sehaltungs- und Transistorsehaltungsteehnik (CMOS, NMOS ... B. [123, 85]. - Anordnung der Gatter und Makros auf der SiliziumfHiehe ("gate arrays", Standardzellen, ... B. B. B. [60,85]. B. B. [80, 60]. 3 Entwurf Der BegriffEntwurf im Sinne dieser Arbeit wird im folgenden definiert. B. Hache, Geschwindigkeit, Stromverbrauch) geniigt.

5 angedeutet. -... Fliiche ";'st-layout Abb. 5: Gemeinsame Verifikation von Funktion und Timing durch Simulation auf Gatterebene Simulation auf der RT-Ebene, Synthese und Timing-Analyse Komplexe Entwiirfe konnen nicht mehr auf Gatterebene verifiziert werden, weil die Simulationszeiten zu lang sind. Daher werden soIche Entwiirfe auf der RT-Ebene vom Entwickler modelliert. Z. besondere Bedeutung. Auf der RT-Ebene werden aile Systeme in speicherlose Berechnungsstufen (Kombinatorik) und durch einen globalen Takt gesteuerte Register zerlegt.

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Abstrakte Modellierung digitaler Schaltungen: VHDL vom funktionalen Modell bis zur Gatterebene by Klaus ten Hagen


by Michael
4.4

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